Modelsim SE

　　Modelsim是一款专业的HDL语言仿真软件，该软件主要针对HDL仿真而开发，提供多个程序版本，包括：SE/Altera、DE/Silinx以及PE/OEM等，此版本主要以VHDL和Verilog进行整合仿真，提供强大的混合仿真能力，并且以IEEE作为编程语言标准，进而提高计算速度，增强系统性能以及运作稳定，不仅如此，软件还支持C语言以及C++编程功能，通过编辑进行代码调用以及调试e-level）代码等，该软件是FPGA/ASIC设计仿真首选之一，需要的用户可以下载体验

　　混合HDL仿真

　　ModelSim 将仿真性能和容量与模拟多个模块和系统以及实现ASIC门级别签核所需的代码覆盖和调试功能相结合。

　　全面支持Verilog，SystemVerilog for Design，VHDL和SystemC为单语言和多语言设计验证环境提供了坚实的基础。

　　ModelSim易于使用和统一的调试和仿真环境为当今的FPGA设计人员提供了他们不断增长的高级功能以及使他们的工作高效的环境。

　　有效的调试环境

　　ModelSim调试环境为Verilog，VHDL和SystemC提供了广泛的直观功能，使其成为ASIC和FPGA设计的首选。

　　ModelSim通过智能设计的调试环境简化了发现设计缺陷的过程。ModelSim调试环境有效地显示设计数据，以便分析和调试所有语言。

　　ModelSim允许在保存结果的仿真后以及实时仿真运行期间使用许多调试和分析功能。例如，coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率。

　　信号值可以在源窗口中注释并在波形查看器中查看，通过对象及其声明之间以及访问文件之间的超链接导航简化调试导航。

　　可以在列表和波形窗口中分析竞争条件，增量和事件活动。可以轻松定义用户定义的枚举值，以便更快地了解模拟结果。为了提高调试效率，ModelSim还具有图形和文本数据流功能。

　　提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。

　　它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，

　　便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软

　　SE版和OEM版在功能和性能方面有较大差别，比如对于大家都关心的仿真速度问题，

　　以Xilinx公司提供的OEM版本ModelSim XE为例，对于代码少于40000行的设计，ModelSim SE 比ModelSim XE要快10倍；

　　对于代码超过40000行的设计，ModelSim SE要比ModelSim XE快近40倍。ModelSim SE支持PC、UNIX和LINUX混合平台；

　　提供全面完善以及高性能的验证功能；全面支持业界广泛的标准；Mentor Graphics公司提供业界最好的技术支持与服务。

　　ModelSim有几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。

软件特色

　　高级代码覆盖率

　　ModelSim的高级代码覆盖功能和易用性降低了利用这一宝贵验证资源的障碍。

　　ModelSim高级代码覆盖功能为系统验证提供了有价值的指标。所有覆盖信息都存储在统一覆盖数据库（UCDB）中，该数据库用于收集和管理高效数据库中的所有覆盖信息。

　　可以使用分析代码覆盖率数据的覆盖率实用程序，例如合并和测试排名。覆盖结果可以交互式查看，模拟后或多次模拟运行合并后查看。

　　代码覆盖度量可以按实例或设计单位报告，从而提供管理覆盖数据的灵活性。

　　支持的覆盖类型包括：

　　语句覆盖率

　　运行期间执行的语句数

　　分支覆盖率

　　影响HDL执行控制流的表达式和案例语句

　　条件覆盖

　　将分支上的条件分解为使结果为true或false的元素

　　表达式覆盖

　　与条件覆盖相同，但涵盖并发信号分配而不是分支决策

　　聚焦表达式覆盖率

　　以在确定覆盖率结果时考虑表达式的每个独立输入的方式呈现表达式覆盖率数据

　　增强的切换覆盖率

　　在默认模式下，计数从低到高和从高到低的转换; 在扩展模式下，计算与X之间的转换

　　有限状态机覆盖

　　状态和状态转换覆盖范围

　　RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；

　　单内核VHDL和Verilog混合仿真；

　　源代码模版和助手，项目管理；

　　集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；

　　C和Tcl/Tk接口，C调试；

　　对SystemC的直接支持，和HDL任意混合；

　　支持SystemVerilog的设计功能；

　　对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；

　　ASIC Sign off。

　　可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。

安装步骤

　　1、下载并打开安装数据包，双击应用程序，进入安装界面

　　2、弹出安装界面窗口，阅读安装向导，点击下一步按钮进入下一安装界面

　　3、点击浏览按钮，选择安装应用程序文件夹，选择安装路径，然后点击下一步

　　4、点击阅读安装许可协议，点击并勾选我同意安装许可协议按钮，点击下一步按钮

　　5、等待安装进度条加载完成，需要等待几分钟

　　6、弹出新建窗口快捷键按钮，点击yes按钮

　　7、弹出新窗口，选择默认程序安装，直接点击yes按钮

方法

　　1、打开Modelsim SE 10.4安装目录，找到“mgls64.dll”文件，右键文件属性取消只读属性。默认安装路径：C:\modeltech64_10.4\win64

　　2、将MentorKG.exe和patch_dll.bat到粘贴板

　　3、将其复制到安装目录下

　　4、然后运行“patch_dll.bat”，自动默认目录C:\Users\用户\AppData\Local\Temp下生成license文件

　　5、打开电脑高级系统设置界面，新建变量名为：MGLS_LICENSE_FILE，变量值为：（“license.txt”所在的目录，可以自行修改）一般默认为C:\Users\admin\AppData\Local\Temp\license.txt

　　6、完成以上操作，回到安装界面，点击yes按钮继续安装程序即可完成

使用说明

　　1、除了支持标准HDL，ModelSim还提高了设计质量和调试效率。ModelSim屡获殊荣的单内核模拟器（SKS）技术可在一种设计中实现VHDL和Verilog的透明混合。

　　2、其架构允许独立于平台的编译，具有本机编译代码的出色性能。图形用户界面功能强大，一致且直观。所有窗口都会在任何其他窗口中自动更新活动。

　　3、在Structure窗口中选择设计区域会自动更新Source，Signals，Process和Variables窗口。您可以在不离开ModelSim环境的情况下编辑，重新编译和重新模拟。

　　4、所有用户界面操作都可以编写脚本，模拟可以批量或交互模式运行。ModelSim模拟行为，RTL和门级代码，包括VHDL VITAL和Verilog门库，其时序由标准延迟格式（SDF）提供。

　　5、ModelSim与Mentor的旗舰模拟器Questa®共享一个共同的前端和用户界面。这样，如果客户需要更高的性能并支持高级验证功能，则可以轻松升级到Questa。